xilinx vivado 2017.1是一款功能強大的產(chǎn)品加工分析軟件，在專業(yè)化的產(chǎn)品加工方面，提高產(chǎn)品上市的時間決定于加工的流程設(shè)計以及優(yōu)化的設(shè)計方案，定制一套專業(yè)的加工流程是每一個廠家以及設(shè)計師都需要面對的問題，本軟件利用大型的仿真技術(shù)，利用計算機的超級算法，為用戶提供了大型流程優(yōu)化方案以及加工技術(shù)的改進，Xilinx Vivado Design Suite 2017.1利用電腦虛擬技術(shù)，可以從基礎(chǔ)的加工到生產(chǎn)的流程實現(xiàn)一體化的操作方案，內(nèi)置邏輯仿真器、獨立的編程控制器，讓您的設(shè)計速度提高四倍以上，從而減少產(chǎn)品的上市時間，需要的朋友可以下載試試！

軟件功能

　　更多的整合

　　堆疊硅提供了固有的優(yōu)勢，選擇“喜歡”的產(chǎn)品功耗和速度方面，這意味著更可預(yù)測的結(jié)果比單片硅。模擬和實際眼圖的比較

　　在業(yè)內(nèi)首款28nm（28GB / s）的3D IC異構(gòu)設(shè)備和現(xiàn)在延長在20nm（33gb / S）完全集成以滿足性能和規(guī)格。選擇開始與固體測試和制造方法裝配現(xiàn)場，并包括：

　　?通過增加系統(tǒng)定時檢查確保多個模具性能表征的過程。

　　?DFM規(guī)則提供的性能優(yōu)勢。

　　?電源芯片優(yōu)化過程中選擇，通過完全集成死在晶圓測試，現(xiàn)在標(biāo)準(zhǔn)的7系列，UltraScale，和UltraScale +™。

　　?FPGA自我診斷能力更高的測試覆蓋率的信心。

　　?可靠性預(yù)測，使用自定義層次，端到端的工具，借鑒Xilinx設(shè)計數(shù)據(jù)庫。

　　?擴展的晶圓資格使用三個額外的元素組裝測試：電，熱，機械。

　　簡化的解決方案

　　在Zynq SoC和®MPSoC設(shè)備芯片延遲更換芯片與高速FPGA處理器連接，給設(shè)計師最新進展等7大系列和賽靈思UltraScale +SERDES支持SoC的最大吞吐量和容量設(shè)計。工程師和系統(tǒng)架構(gòu)師可以利用SOC功能，實現(xiàn)設(shè)備處理中的加速器系統(tǒng)或其可編程邏輯，并帶來更復(fù)雜的設(shè)計對市場信心的總解決方案的質(zhì)量。

　　除了利用學(xué)習(xí)和提高設(shè)計工具，Xilinx引入了系統(tǒng)級驗證的新機制處理器子系統(tǒng)、邏輯和IP的目標(biāo)規(guī)格可擴展的優(yōu)化體系結(jié)構(gòu)和通用在7系列FPGA和SoCs塊導(dǎo)致絕對的質(zhì)量和加速設(shè)備的推出。經(jīng)過驗證的第一該®- 7 325t基礎(chǔ)設(shè)備，許多設(shè)備都28nm直接從第一磁帶到生產(chǎn)。

　　集成 & 獨立 編程與調(diào)試環(huán)境

　　加速驗證超過 100 倍，通過 C、 C++ 或 SystemC 以及 Vivado HLS

　　加速實現(xiàn)

　　設(shè)計實現(xiàn)時間縮短 4 倍

　　設(shè)計密度提升 20%

　　在低端 & 中檔產(chǎn)品中實現(xiàn)高達(dá) 3 速度級性能優(yōu)勢，在高端產(chǎn)品中實現(xiàn) 35% 功耗優(yōu)勢

　　系統(tǒng)級的質(zhì)量

　　FPGAs的角色從“膠合邏輯”和快速原型發(fā)展到今天作為先進系統(tǒng)的心臟。設(shè)備測試同樣發(fā)展跟蹤更高級的應(yīng)用程序，系統(tǒng)級測試是一個重要的組件在　Xilinx質(zhì)量方程。Zynq SoC的質(zhì)量，而受益從許多行之有效的做法，要求進一步改進在每一個階段發(fā)展是由硅驗證平衡集中驅(qū)動，系統(tǒng)性能，和廣泛的，全面的測試

軟件特色

　　Xilinx為客戶提供完整的解決方案和服務(wù)，以他們的最高水平的期望與卓越的質(zhì)量，每次。我們通過與客戶，供應(yīng)商和利益相關(guān)者的合作，使用領(lǐng)先的系統(tǒng)，技術(shù)和方法，并充分聘用Xilinx員工在不斷改進的文化。

　　值得信賴的質(zhì)量隨著時間的推移贏得。在過去的30年里Xilinx已經(jīng)證明和證明我們的產(chǎn)品符合最嚴(yán)格的環(huán)境和產(chǎn)品要求。這是通過了解我們的客戶，以及他們的最終市場需求，以確保Xilinx產(chǎn)品的設(shè)計從一開始就正確，并開始從成立以來的最高質(zhì)量。

　　交流乞求承諾模型，包括技術(shù)工程與行政級別的參與。

　　?學(xué)習(xí)過程和車輛性能（pplvs），which解決許多復(fù)雜的問題加快NPI and increase設(shè)計的信心

　　?功能邊緣，Moving from 40nm三TOX to 20nm雙海。

　　?高K金屬門process with much lower /門電流resulting in較少的問題和更快的上市時間。

　　一代又一代的成功

　　Xilinx工程師已經(jīng)證明，他們驗證，特性，測試和資格設(shè)備比其他任何人都快。而所有的實現(xiàn)絕對質(zhì)量。五代，賽靈思的先進的新產(chǎn)品導(dǎo)入方法和里程碑標(biāo)準(zhǔn)（見圖2）已收緊，以保持領(lǐng)先的增長設(shè)備的復(fù)雜程度。在20nm，進步改進數(shù)據(jù)收集，驗證和表征與：

　　高度自動化的設(shè)計流程和時序分析。

　　?驗證和表征過程的早期識別的問題和前面的角落材料（12周比前幾代）。

　　?測試覆蓋率超過99.7%，與早期的數(shù)據(jù)收集。

　　?“大數(shù)據(jù)”分析推動深入了解跨團隊的測試和共享

　　強大的技術(shù)可靠性

　　Xilinx的可靠性方法繼續(xù)在16nm工藝節(jié)點克服可靠性的利潤縮水。通過利用早期的學(xué)習(xí)和深入的工具知識，賽靈思工程師縮短開發(fā)過程從幾個月天，并容納在28nm和20nm需要額外的迭代。其結(jié)果是，xilinx vivado 設(shè)備會議在工業(yè)、汽車、航空航天和國防中對可靠性最敏感的應(yīng)用的嚴(yán)格要求從第一硅到生產(chǎn)材料船，賽靈思重新定義其驗證和表征過程驅(qū)動的早期發(fā)現(xiàn)釋放零勘誤表。從28nm到16nm，晶圓級可靠性超過晶體管互連市場需求，以提供業(yè)界領(lǐng)先的設(shè)備配合。

　　?增強可靠性設(shè)計（DFR）指南已證明適合率低于12生產(chǎn)。

　　?改進和新的DFR的野值剔除方法論正在對抗“萎縮”“浴缸曲線在20nm。

　　?xilinx vivado 工程和質(zhì)量保證程序已經(jīng)取得了證明，可預(yù)測的，在擴展設(shè)備上故障率非常低壽命。20nm器件被釋放功率和缺陷密度的生產(chǎn)（DD）擊敗以前的估計。

使用方法

　　1），Xilinx Virtex-7 FPGA v2000t現(xiàn)在Virtex UltraScaleFPGA vu440，代表了所有這些方面的一個突破要求非常嚴(yán)格的資格和測試。行業(yè)第二代3D IC需要進一步的進步，包括：

　　低損耗有機包裝堅固的板級可靠性和最佳信號完整性。

　　封裝基板材料和插?優(yōu)化

　　實現(xiàn)33gb／S系統(tǒng)的信道特性阻。

　　高性能互模設(shè)計與時序驗證互連。

　　三維熱機械建模和分析包裝

　　可靠性，解決封裝的共面問題和應(yīng)力

　　使用方法在硅，廣泛利用EDK平臺和啟動仿真操作系統(tǒng)如Linux。

　　?重新設(shè)計驗證和表征方法固化在芯片上的FPGA織物。

　　?隨機的處理器子系統(tǒng)連續(xù)測試行使socunique特征集：

　　?處理器FPGA相互作用進行了測試，其中處理器子系統(tǒng)是大師。

　　額外的SOC特定特性并進行了驗證，如公開驗證的方法（OVM）。

　　?嚴(yán)格覆蓋和公制驅(qū)動在SOC上執(zhí)行的驗證

　　?擴大晶圓資格使用三裝配測試的附加元素：電，熱，機械。系統(tǒng)性能，和廣泛的，全面的測試：

　　?指南源于Xilinx嵌入式軟件倡議，旨在處理器IP測試。

　　?驗證所有Xilinx接口（如DDR，USB，以太網(wǎng)MAC等）的IP。

　　?約束隨機和隨機測試生成。接口標(biāo)準(zhǔn)的符合性測試。

　　?結(jié)果：趕上不僅僅是賽靈思設(shè)備問題（外部錯誤其他組件，如PCI Express的芯片組）。

　　?超快設(shè)計方法：交付第一可編程的綜合設(shè)計方法集產(chǎn)業(yè)。賽靈思收集專家用戶和最佳實把它們提煉成權(quán)威的方法論指南。

　　?生產(chǎn)證明：用于所有7個系列設(shè)計和100%的90%的UltraScale / UltraScale +。

　　?Tcl API：設(shè)計師有靈活的工作在一個腳本TCL環(huán)境下，一個交互式的TCL Shell，或者圖形化的工程工具。TCL還允許更深入的測試（更好的覆蓋范圍）Vivado。

　　?TCL應(yīng)用商店：賽靈思，聯(lián)盟合作伙伴和客戶TCL應(yīng)用程序簡化開發(fā)。

　　可預(yù)測的用戶體驗和設(shè)計方法

　　Xilinx的零缺陷理念應(yīng)用到Vivado設(shè)計套件客戶評分的開始和反饋表明質(zhì)量在Vivado工具因此超出預(yù)期（見圖2）。嚴(yán)格的測試和發(fā)布標(biāo)準(zhǔn)提供了持續(xù)改進工具與知識產(chǎn)權(quán)。

　　此外，為Vivado超快的設(shè)計方法設(shè)計套件使項目經(jīng)理和工程師加快生產(chǎn)力并快速調(diào)整其來源，約束和設(shè)置，準(zhǔn)確預(yù)測時間表.現(xiàn)在在其第二版，指南涵蓋了所有方面的：

主要優(yōu)勢

　　在一代邁進16nm賽靈思UltraScale 16nm 2012開始開發(fā)+家庭。之前航運第一20nm UltraScale器件，我們的證明方法16nm正在順利進行。此后，教訓(xùn)20nm有助于Xilinx細(xì)化16nm工藝和產(chǎn)品合格方法，包括擴展溫度測試和重新專注于磨損數(shù)據(jù)和可靠性估計。在此外，賽靈思正在推出重大測試變更從早期DFT規(guī)范。賽靈思的新機會16nm FinFET的領(lǐng)導(dǎo)力和創(chuàng)新將包括，雙模式光刻，柵介質(zhì)結(jié)垢，增加I / O和包裝的復(fù)雜性，縮放功率和整體變化測試性與可靠性。

　　一個世界級的隊伍

　　在與臺積電和我們的供應(yīng)鏈合作伙伴，賽靈思合　推動解決所有的16nm的挑戰(zhàn)。這個擴展生態(tài)系統(tǒng)將繼續(xù)在引進中發(fā)揮越來越大的作用下一代設(shè)備。此外，我們的“聲音客戶“倡議繼續(xù)成長為IP，設(shè)計工具，和硅成為更綜合的解決方案。支持世界級賽靈思擴展團隊是工程成果的堅實基礎(chǔ)基于前人的學(xué)習(xí)。

　　軌道

　　Xilinx公司與臺積電、軌道上實現(xiàn)16nm技術(shù)產(chǎn)品.建立在一個成熟的基礎(chǔ)上，包括第三代公司和嵌入式ARM處理器架構(gòu)，Xilinx提供了來自臺積電的16FF + FinFET的3D性能/瓦的顯著提升晶體管。在系統(tǒng)級優(yōu)化，UltraScale +提供價值遠(yuǎn)遠(yuǎn)超出了傳統(tǒng)的流程節(jié)點遷移–提供2–5x更大的系統(tǒng)級性能/瓦在28nm設(shè)備，更系統(tǒng)集成和智能，以及最高級別的安全性和安全。

　　與臺積電合作，旅程繼續(xù)與為下次7NM過程和3D IC技術(shù)的發(fā)展代所有可編程FPGA，器，和3D IC。這個技術(shù)代表連續(xù)第四代這兩家公司已在先進的工藝CoWoS的3D堆疊技術(shù)，并將成為臺積電的第四FinFET技術(shù)的產(chǎn)生。該合作將提供賽靈思多節(jié)點規(guī)模優(yōu)勢及其卓越產(chǎn)品構(gòu)建，執(zhí)行力，和市場的成功在28nm，20nm和16nm節(jié)點。